基于FPGA的目标回波响应实时模拟技术研究
这是一篇关于雷达目标回波实时模拟,FPGA,模型化,System Generator的论文, 主要内容为随着雷达技术的不断发展,针对雷达系统相关的性能测试变得越来越重要。采用真实外场测试的方式,不仅消耗大量人力财力,还容易受到极端天气的影响。雷达目标回波实时模拟技术对外场真实测试环境的目标回波信号与噪声信号进行模拟,可以很好的替代外场实验,全面反映雷达回波特性,帮助改进雷达系统相关设计与生产缺陷,为研发提供便利,加快开发进度。本文以SAR雷达目标实时模拟项目为任务来源,以模型化开发工具System Generator为开发平台,设计实现基于FPGA的目标回波响应实时模拟系统,与卷积系统结合,将生成的实时目标回波响应函数与接收到的雷达激励信号卷积,生成SAR雷达实时目标回波信号,帮助测试雷达系统性能。本文工作如下:1.结合项目情况,进行系统需求分析,开展SAR雷达目标回波响应实时模拟技术框架设计,包括计算任务划分、子单元(处理器)规划、计算并行化、流水线及叠加策略设计、指定型号FPGA芯片资源评估等。2.提出了一种面向目标回波模拟的雷达基准图数据生成的基准图扩充方式。考虑到雷达回波模拟中所需SAR图像(一般通过飞行试验获得)获取难度大、图像存在干扰、数据不足等问题,应用深度学习框架,使用Cycle GAN模型进行基准图生成,实现SAR目标图像扩充,为雷达目标回波模拟提供充分实验基础。3.完成目标回波响应实时模拟的FPGA模型化设计与实现。基于System Generator平台,设计实现了目标回波实时模拟系统所包含的帧解析模块、各类型(基准图、块号、PRF等)数据读写模块、地面坐标扩展模块、计算模块、Sinc插值模块、叠加模块等功能模块,通过36片具有相同设计的FPGA联合实现目标回波响应计算与实时模拟。4.完成雷达目标回波响应实时模拟系统测试。进行Matlab数值仿真、System Generator模型仿真以及FPGA上板测试三个维度仿真,收集测试结果,对比验证设计实现的系统功能正确,并通过计算时间评估、FPGA资源评估说明所设计模拟系统满足指定芯片性能约束及项目任务需求。
基于System Generator的大规模快速卷积算法设计与实现
这是一篇关于分段卷积,任意长,FPGA,System Generator的论文, 主要内容为信号卷积处理在电子信息等领域有着广泛的应用,是信号处理的重要基础。随着信息技术的不断发展,系统性能的要求越来越高。卷积作为其中重要环节,其性能对于整个系统十分关键。目前很多卷积方法要么实时性高但消耗资源较多,要么占用资源少但处理速度慢,并且卷积的规模越来越大,对卷积实现提出了更高要求,因此设计一种大规模快速卷积算法显得十分重要。本文主要研究基于FPGA的大规模快速卷积算法,可以提升卷积速度,支持卷积信号为任意长度,具有较好的应用价值。本文主要研究内容如下:1.提出了一种针对一路输入信号为任意长,另一路信号相对较长(系统函数,8192点)的分段线性卷积算法。运用分段卷积的设计思想,构建卷积数学模型,将定长的输入信号和系统函数分为指定长度的小段进行并行卷积运算,进而提高处理速度。通过设计分段间卷积结果循环分时叠加策略实现任意长输入信号卷积后结果的有序输出。2.依托雷达目标回波模拟器开发项目,采用FPGA作为核心处理器,设计大规模快速卷积实现方案框架,包括模块任务划分、流水线设计、多级截位设计、硬件资源评估等。应用System Generator,开展面向FPGA的大规模快速卷积算法模型设计,包括输入信号控制模块、系统函数控制模块、分段存储模块、FFT模块、复乘模块、IFFT模块以及叠加模块等,实现输入信号任意长卷积功能。基于System Generator的模型开发方法,使得系统功能模块可移植性强,仿真测试环境更加强大和方便。采用多条流水线并行处理,极大地提升了系统的处理速度。采用4级截位的方式,使输出的数据位宽及计算精度满足实际项目需求。3.本文将所提出算法分别在SAR雷达实时目标回波模拟及灵巧噪声干扰模拟两种场景下进行了应用测试,部署于1片V7-690T FPGA中,输入信号为任意长,系统函数8192点,IQ两路,每路16bit。流水输出情况下每30us可以输出一组4096点(输入信号的一个分组)与8192点(系统函数)之间的卷积结果,测试结果表明系统功能满足预定指标需求。
基于System Generator中频数字接收系统的设计与实现
这是一篇关于System Generator,接收系统,中频采样,数字下变频的论文, 主要内容为本论文讨论的是两通道数字中频接收系统的设计与实现。 作为一个实现电子战关键环节的中频数字接收机,受到通信界的研究和探索的机会越来越频繁,随着信息时代和信息社会的到来,应用在中频接收机的软件无线电技术也得到了广泛的关注,通过软件无线电的算法实现不同应用功能,构造通用的、可编程的和高速数字信号处理为一体的平台是软件无线电思想的本质所在。论文用到System Generator for DSP,这是一个能实现软件无线电思想,构建软件无线电算法的软件。在这个软件环境中实现算法是本论文研究的关键。 本论文的Xilinx公司系统建模工具System Generator for DSP,它在很多方面扩展了MathWorks公司的Matlab/Similink平台,在这个平台下提供了数字信号处理(DSP)建模环境,简化并加速了DSP系统级硬件设计。它通过建立数字信号处理系统的抽象算法,将抽象算法转化成可靠的硬件实现数字信号处理高层系统设计与Xilinx FPGA实现的“桥梁”。它在MATLAB/Simulink的环境下完成算法的建模,然后生成相应的工程。ISE可对工程进行仿真、综合,最后完成算法的硬件化,也可由System Generator直接生成比特流文件,并下载到FPGA。System Generator for DSP提供了系统建模级设计能力,允许在相同的环境内进行软、硬件仿真、执行和验证,DSP设计者不需要书写HDL代码,也即不熟悉HDL代码的情况下也可以使用。此外,System Generator工具还能完成高级提取,自动编译生成的FPGA代码,也可以通过低级的提取、对FPGA的低层资源进行访问,从而实现高效率FPGA设计建模。目前,基于System Generator的设计方法已在复杂系统实现中展现了强大的潜能,它必将成为未来流行的FPGA开发技术之一。 本论文主要研究基于System Generator的两通道中频数字接收机。在SystemGenerator for DSP开发环境中对两个通道数字中频接收系统进行建模,两个通道分别适应0.3MHZ和3MHZ接收符号率的接收,并详细的介绍中频数字下变频的设计理论、接收系统的采样理论以及滤波抽取技术等基本概念。 本文按照0.3MHZ和3MHZ下接收符号率分别设计两个滤波抽取变换方案,在System Generator环境中对两个通道的接收方案进行验证仿真,仿真最后比较结果表明方案的可行性。最后对整个中频数字化接收系统以及接收机前端的结构作了详细的介绍并加以实现,两通道系统分别可以实现从90MHZ数据率到12MHZ和1.2MHZ数据率的转变,下变频输出数据信号带宽为10MHZ的基带串行信号。论文设计实现的结论是使用System Generator for DSP建模工具可以有效地缩短设计的时间,为不熟悉HDL语言的DSP设计者提供很大的利益,搭建起DSP设计者和Xilinx FPGA的“桥梁”。
基于FPGA的目标回波响应实时模拟技术研究
这是一篇关于雷达目标回波实时模拟,FPGA,模型化,System Generator的论文, 主要内容为随着雷达技术的不断发展,针对雷达系统相关的性能测试变得越来越重要。采用真实外场测试的方式,不仅消耗大量人力财力,还容易受到极端天气的影响。雷达目标回波实时模拟技术对外场真实测试环境的目标回波信号与噪声信号进行模拟,可以很好的替代外场实验,全面反映雷达回波特性,帮助改进雷达系统相关设计与生产缺陷,为研发提供便利,加快开发进度。本文以SAR雷达目标实时模拟项目为任务来源,以模型化开发工具System Generator为开发平台,设计实现基于FPGA的目标回波响应实时模拟系统,与卷积系统结合,将生成的实时目标回波响应函数与接收到的雷达激励信号卷积,生成SAR雷达实时目标回波信号,帮助测试雷达系统性能。本文工作如下:1.结合项目情况,进行系统需求分析,开展SAR雷达目标回波响应实时模拟技术框架设计,包括计算任务划分、子单元(处理器)规划、计算并行化、流水线及叠加策略设计、指定型号FPGA芯片资源评估等。2.提出了一种面向目标回波模拟的雷达基准图数据生成的基准图扩充方式。考虑到雷达回波模拟中所需SAR图像(一般通过飞行试验获得)获取难度大、图像存在干扰、数据不足等问题,应用深度学习框架,使用Cycle GAN模型进行基准图生成,实现SAR目标图像扩充,为雷达目标回波模拟提供充分实验基础。3.完成目标回波响应实时模拟的FPGA模型化设计与实现。基于System Generator平台,设计实现了目标回波实时模拟系统所包含的帧解析模块、各类型(基准图、块号、PRF等)数据读写模块、地面坐标扩展模块、计算模块、Sinc插值模块、叠加模块等功能模块,通过36片具有相同设计的FPGA联合实现目标回波响应计算与实时模拟。4.完成雷达目标回波响应实时模拟系统测试。进行Matlab数值仿真、System Generator模型仿真以及FPGA上板测试三个维度仿真,收集测试结果,对比验证设计实现的系统功能正确,并通过计算时间评估、FPGA资源评估说明所设计模拟系统满足指定芯片性能约束及项目任务需求。
基于System Generator的大规模快速卷积算法设计与实现
这是一篇关于分段卷积,任意长,FPGA,System Generator的论文, 主要内容为信号卷积处理在电子信息等领域有着广泛的应用,是信号处理的重要基础。随着信息技术的不断发展,系统性能的要求越来越高。卷积作为其中重要环节,其性能对于整个系统十分关键。目前很多卷积方法要么实时性高但消耗资源较多,要么占用资源少但处理速度慢,并且卷积的规模越来越大,对卷积实现提出了更高要求,因此设计一种大规模快速卷积算法显得十分重要。本文主要研究基于FPGA的大规模快速卷积算法,可以提升卷积速度,支持卷积信号为任意长度,具有较好的应用价值。本文主要研究内容如下:1.提出了一种针对一路输入信号为任意长,另一路信号相对较长(系统函数,8192点)的分段线性卷积算法。运用分段卷积的设计思想,构建卷积数学模型,将定长的输入信号和系统函数分为指定长度的小段进行并行卷积运算,进而提高处理速度。通过设计分段间卷积结果循环分时叠加策略实现任意长输入信号卷积后结果的有序输出。2.依托雷达目标回波模拟器开发项目,采用FPGA作为核心处理器,设计大规模快速卷积实现方案框架,包括模块任务划分、流水线设计、多级截位设计、硬件资源评估等。应用System Generator,开展面向FPGA的大规模快速卷积算法模型设计,包括输入信号控制模块、系统函数控制模块、分段存储模块、FFT模块、复乘模块、IFFT模块以及叠加模块等,实现输入信号任意长卷积功能。基于System Generator的模型开发方法,使得系统功能模块可移植性强,仿真测试环境更加强大和方便。采用多条流水线并行处理,极大地提升了系统的处理速度。采用4级截位的方式,使输出的数据位宽及计算精度满足实际项目需求。3.本文将所提出算法分别在SAR雷达实时目标回波模拟及灵巧噪声干扰模拟两种场景下进行了应用测试,部署于1片V7-690T FPGA中,输入信号为任意长,系统函数8192点,IQ两路,每路16bit。流水输出情况下每30us可以输出一组4096点(输入信号的一个分组)与8192点(系统函数)之间的卷积结果,测试结果表明系统功能满足预定指标需求。
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