基于过零检测技术的Pipelined ADC研究

这是一篇关于模数转换器,过零检测技术,过零检测器,失调误差校正的论文, 主要内容为数字化是当今频繁提及的话题,工艺的进步促使数字系统的集成度越来越高,数据处理速度越来越快。巨大的性能优势使得许多模拟信号处理工作被数字技术所取代。然而自然界产生的信号,如声音、光、温度、压力等,皆是模拟的方式变化的。作为模拟域与数字域的接口,模数转换器的地位仍旧不可取代,但系统对模数转换器的速度要求大幅提高,同时便携式设备与智能设备的普及使得业界越发强调系统的低功耗设计。在此背景下,国内外高校和公司提出了许多高速低功耗模数转换器结构。其中基于过零检测技术的流水线模数转换器不仅在系统架构上保留了流水线模数转换器高速高精度的优点,而且在单级电路中采用低功耗的过零检测器和受控电流源替换高功耗的运算放大器,大大降低了系统功耗。并且由于不存在反馈环路,解决了系统稳定性的问题,简化了设计,也减轻了工艺变化对系统的影响。本文在55nm CMOS工艺下,完成了一款电源电压2.5 V,分辨率10位,采样速率50 MSPS的基于过零检测技术的流水线模数转换器的设计。整个系统共包含10级,其中1级采样保持模块,8级1.5位的子模数转换器和1级2位的并行模数转换器。为了提高动态范围和线性度,系统采用全差分结构。过零检测功能主要依靠一个五管运算放大器完成,并在过零检测器中加入延迟调节单元用以修正工艺、温度等因素造成的延迟变化。采用改进的共源共栅电流镜,降低了电流镜关断时对输出端的电荷注入。使用改进的过零检测器作为并行模数转换器的比较单元,在采样相即可完成对输入信号的量化与编码,增大了MDAC在保持相中可用的残差放大时间。采用失调误差前台校正与失调误差后台校正相结合的方式来修正系统中非理想因素引入失调误差,可有效削减模数转换器输出动态性能中的静态能量。在采样频率为50 MSPS,输入信号为频率16.89 MHz弦波信号的仿真条件下,模数转换系统的性能为信号噪声失真比约为59 dB,无杂散动态范围约为67 dB,有效位数约为9.5位,模数转换器的核心功耗约为27.5 mW。

流水线模数转换器后台数字校准算法的研究与实现

这是一篇关于模数转换器,数字校准,伪随机序列,运放有限增益,电容失配的论文, 主要内容为模数转换器(Analog-to-Digital Converter, ADC)是一种可以将模拟信号转化为数字信号的器件。它是连接模拟信号和数字信号的桥梁,在诸多类型的模数转换器中,具有高速、高精度以及高分辨率等特点的流水线模数转换器被广泛应用于信号处理系统中。如快速以太网、无线通讯系统、数字接收机、数字视频等。然而,随着CMOS工艺尺寸的不断减小和电源电压的逐渐降低,流水线ADC会受到运放有限增益、电容失配等各种非理想因素的影响。这些非理想因素使得模拟电路的设计变得更加困难。因其数字电路系统呈现的高稳定性、良好的可靠性、没有静态功耗和面积小等优点,使得数字校准技术在设计更高性能ADC中变得必不可少。在诸多种类的数字校准技术中,能够大大提高系统速度的后台数字校准技术近年来应用最为广泛本论文通过对流水线ADC的基础架构原理以及各种非理想因素分析的基础上,介绍了一种基于伪随机序列(Pseudo-random sequence, PN)注入相关性信号的后台数字校准算法。用于校正流水线ADC中由于运放有限增益所带来的非线性误差。这种方法是通过在流水线ADC第一级中加入谐波失真函数来模拟增益放大器的有限增益误差,这些非线性影响最后会体现在数字输出编码中。然后利用PN序列的自身相关性和与其他序列的不相关性,对最后的数字输出信号进行误差提取,再对没有经过校准的数字输出信号进行误差补偿达到最后校准的目的。同时本文还对数字校准算法进行了优化,采用分段累加求平均的方法来进行误差系数的提取,进一步减小了电路的复杂程度和提高了系统的速度。通过系统的仿真,本文在l00M采样时钟频率下,输入正弦信号频率为1.01318359375MHz,经过后台数字校准算法的流水线ADC,信号噪声比SNDR由46.87dB提高到76.27dB,无杂散动态范围SFDR由53.66dB提高到了83dB。

面向心电信号的采样压缩芯片研究与设计

这是一篇关于心电信号,压缩感知,低功耗,模数转换器,近似计算的论文, 主要内容为近年来,心血管疾病导致的死亡率持续上升,患者也逐渐年轻化。对心电(Electrocardiogram,ECG)信号的实时监测,有助于医生在潜伏期发现疾病并及时治疗,从而减少不必要的伤亡。随着全民健康意识的加强,用于疾病预防的ECG监测需求也日益增多。受限于电池容量,ECG监测设备的数据传输面临着巨大的功耗压力。压缩感知(Compressed Sensing,CS)算法只需少量数据就可以重构出原始信号,为低成本的ECG监测提供了可能。通过对采样的信号进行压缩,有效减少了传输的数据量,从而降低了ECG监测设备的功耗。然而,随着集成电路工艺节点的不断下降,芯片单位面积产生的功耗和热量急剧增加。因此,设计低功耗的ECG信号采样压缩芯片已成为当前研究的热点。本文基于CS算法对ECG信号进行处理,设计并实现了一种低功耗的采样压缩芯片。根据功能需求,完成了芯片的算法设计、系统设计、寄存器传输级设计、门级网表设计和物理版图设计等流程。对芯片进行了流片和验证,并根据测试结果进行了迭代优化设计。论文的主要研究内容如下。1.对CS算法的关键模块进行研究与设计。通过算法仿真确定了ECG信号的采样频率和压缩比,以及原始信号和压缩信号的维度等参数。阐述了CMOS数字集成电路的功耗来源以及低功耗的设计策略和实现方式,并应用于本文的采样压缩芯片。2.完成系统架构的设计,集成模数转换器(Analog to Digital Converter,ADC)和CS压缩电路共同实现了ECG信号的采样和压缩。采用了一个高精度、低功耗的12位ADC,分模块实现了CS压缩电路的设计与仿真。构造的矩阵具有良好的压缩和重构性能,且只消耗很少的硬件资源。对矩阵序列进行分析计算,确定压缩数据的最小位数,避免了寄存器单元的冗余。数据的输出与压缩同步进行,在传输的空闲阶段关闭工作进入低功耗状态。验证各模块功能无误后,对采样压缩芯片进行了数模混合仿真。3.采用55 nm CMOS工艺,完成芯片版图的设计与验证。提取ADC的相关文件,用于实现和CS压缩电路的集成。对芯片进行逻辑综合和物理实现,并使用多种策略降低芯片的硬件消耗。芯片的面积为0.265 mm2,包括I/O单元的0.139 mm2和内核的0.099mm2。内核中,ADC占用0.011 mm2,剩余的0.088 mm2为CS压缩电路。芯片的功耗为2.499μW,其中I/O单元、ADC和CS压缩电路分别消耗0.988μW、0.214μW和1.294μW。4.完成流片,并搭建验证系统对芯片进行功能测试和性能评估。芯片成功实现了ECG信号的采样和压缩,并在上位机完成了数据的重构。测得I/O单元、ADC和CS压缩电路的功耗分别为1.155μW、0.229μW和1.461μW,芯片的总功耗为2.845μW,与仿真结果相比存在正常的小范围波动。5.分析芯片的功耗结果,并对功耗较大的模块进行优化。设计了一种近似计算的方法,将矩阵压缩分为片内的高位精确计算和片外的低位近似计算。通过对时序的设计,用脉冲锁存器来存储压缩后的数据。重新规划版图布局,实现了内核资源利用率的最大化。虽然芯片的总面积不变,但内核只占有0.042 mm2的面积,减少了57.6%。芯片的总功耗为2.165μW,降低了13.4%。综上所述,本文设计的面向ECG信号的采样压缩芯片,可以实现数据的有效压缩和可靠重构,并且具有明显的低功耗优势。在芯片的设计全流程中,采用了多种优化策略,具有良好的通用性。

100Msps高速流水线ADC的研究与设计

这是一篇关于模数转换器,流水线,高速,运放共享,双输入开关运放的论文, 主要内容为流水线模数转换器在无线通讯、音频视频和医疗成像等领域具有广泛应用。为适应电子信息产业的快速发展,模数转换器的性能要求也相应的提高。因此,本文的研究目的是设计100M采样速率的高速流水线模数转换器。本文首先简要介绍了模数转换器的主要架构以及基本性能指标。其次从系统的角度,讨论了目前的一些低功耗技术并确定了14位100Msps流水线模数转换器的基本结构,分析了各种误差因素并进行了指标计算,其中包括每级采样电容的大小以及运放的增益和带宽的计算,并利用搭建的Simulink模型进行了仿真与验证。然后从电路设计的角度,详细描述了关键模块电路的设计:前端电路将采样保持电路与第一级乘法数模转换器运放共享;设计了跨导可变的双输入开关运放结构,以满足前端电路对运放的要求,并消除记忆效应和级间串扰;采用了一种双通道的栅压自举开关,以降低衬底调制效应对开关线性度的影响,与传统栅压自举开关相比,信噪失真比和无杂散动态范围分别提高了5.2dB和6.3dB;通过时序控制抑制了比较器的回踢噪声对信号传递的影响;后级采用1.5位乘法数模转换器运放共享,进一步减少运放个数。仿真结果表明,当采样速率为100Ms/s,输入信号频率为46MHz时,ADC的信噪比为83.4dB,信噪失真比为82.3dB,无杂散动态范围为90.6dB,总谐波失真为-88.6dB,有效位数达到13.37位,与不采用跨导可变运放相比,提高了0.36位;微分非线性和积分非线性分别在±0.5LSB和±1LSB以内,ADC整体功耗为116mW;采用SMIC 0.18μm 1P4M工艺进行了版图设计,ADC核心面积为1.4mm2;后仿真结果表明,在1.8V电源电压下,当采样速率为100Ms/s,输入信号频率为46MHz时,ADC的信噪比为82.6dB,信噪失真比为78.7dB,无杂散动态范围为84.1dB,总谐波失真为-81.0dB,有效位数达到12.78位。最后,为降低100Msps高速流水线ADC中运放的设计难度,研究了一种基于统计的数字后台校准方法,以消除运放所产生的一阶误差和三阶误差,利用Simulink工具,将该算法应用到了12位100Msps的高速流水线ADC模型上,校准后无杂散动态范围由59.8dB提高到93.9dB,信噪失真比由50.1dB提高到73.1dB,有效位数由8.0位提高到11.9位。在此基础上,采用一种变步长的最小均方根收敛方法对校准算法的收敛速度进行优化,有效位数收敛所需的采样点数由1.8×107个减少到1×107个。

流水线模数转换器后台数字校准算法的研究与实现

这是一篇关于模数转换器,数字校准,伪随机序列,运放有限增益,电容失配的论文, 主要内容为模数转换器(Analog-to-Digital Converter, ADC)是一种可以将模拟信号转化为数字信号的器件。它是连接模拟信号和数字信号的桥梁,在诸多类型的模数转换器中,具有高速、高精度以及高分辨率等特点的流水线模数转换器被广泛应用于信号处理系统中。如快速以太网、无线通讯系统、数字接收机、数字视频等。然而,随着CMOS工艺尺寸的不断减小和电源电压的逐渐降低,流水线ADC会受到运放有限增益、电容失配等各种非理想因素的影响。这些非理想因素使得模拟电路的设计变得更加困难。因其数字电路系统呈现的高稳定性、良好的可靠性、没有静态功耗和面积小等优点,使得数字校准技术在设计更高性能ADC中变得必不可少。在诸多种类的数字校准技术中,能够大大提高系统速度的后台数字校准技术近年来应用最为广泛本论文通过对流水线ADC的基础架构原理以及各种非理想因素分析的基础上,介绍了一种基于伪随机序列(Pseudo-random sequence, PN)注入相关性信号的后台数字校准算法。用于校正流水线ADC中由于运放有限增益所带来的非线性误差。这种方法是通过在流水线ADC第一级中加入谐波失真函数来模拟增益放大器的有限增益误差,这些非线性影响最后会体现在数字输出编码中。然后利用PN序列的自身相关性和与其他序列的不相关性,对最后的数字输出信号进行误差提取,再对没有经过校准的数字输出信号进行误差补偿达到最后校准的目的。同时本文还对数字校准算法进行了优化,采用分段累加求平均的方法来进行误差系数的提取,进一步减小了电路的复杂程度和提高了系统的速度。通过系统的仿真,本文在l00M采样时钟频率下,输入正弦信号频率为1.01318359375MHz,经过后台数字校准算法的流水线ADC,信号噪声比SNDR由46.87dB提高到76.27dB,无杂散动态范围SFDR由53.66dB提高到了83dB。

14比特100兆采样/秒流水线模数转换器

这是一篇关于模数转换器,流水线,栅压自举,线性度,校准,采样保持的论文, 主要内容为随着数字信号处理和数据转换技术的发展,无线通信系统日益进步。软件可编程宽带无线收发机的商业化应用已具备可能。进一步地,可以由此发展出频带及通信协议由软件所定义的系统架构。这一发展对于无线基站尤为有利,主要体现在以下几点:降低基站成本、体积、复杂度和功耗,更重要的是可以支持各种不同的调制方式和协议。 但这种高性能收发机对应用其中的模数转换器(ADC)的性能提出了严苛的要求。对于该系统所覆盖的分辨率和采样率范围,基于开关电容电路(SC)的流水线结构模数转换器是最佳选择。本文着重设计了一款适应于无线蜂窝基站应用的具备高速高精度以及高无杂散动态范围(SFDR)的流水线模数转换器。该模数转换器具备14比特分辨率和100兆采样/秒转换速率。文章首先简要介绍了ADC的应用环境及发展现状;之后从系统角度,讨论了高速高精度流水线模数转换器的基本架构,分析了各种电路非理想因素并提出了一种数字后台校准算法以减小转换中的非线性;接着从电路实现的角度,详细阐述了关键模块电路的分析和设计,如改进型的栅压自举(bootstrap)采样开关、增益自举(gainboosting)两级密勒补偿运算放大器、高速低回踢噪声比较器、低抖动时钟电路等;在本文最后,介绍了版图设计,测试方法及测试结果。 本文中所设计的ADC采用SMIC的0.18μm单层多晶六层金属的CMOS工艺实现,芯片核心面积为7.16mm2,在1.8伏电源电压下核心功耗为220mW(不包括数字输出驱动缓冲器)。测试结果显示,数字后台校准,该ADC的微分非线性度和积分非线性度分别为+0.18/-0.18LSB和+1.1/-0.6LSB,达到14比特线性度。在100兆采样率下,该ADC对8.1兆赫兹的输入信号频率,可以达到75.1dB的无杂散动态范围(SFDR)和66.1dB的信号噪声失真比(SNDR);对502.8兆赫兹的输入信号频率,可以达到74.5dB的无杂散动态范围和61.5dB的信号噪声失真比。

14比特100兆采样/秒流水线模数转换器

这是一篇关于模数转换器,流水线,栅压自举,线性度,校准,采样保持的论文, 主要内容为随着数字信号处理和数据转换技术的发展,无线通信系统日益进步。软件可编程宽带无线收发机的商业化应用已具备可能。进一步地,可以由此发展出频带及通信协议由软件所定义的系统架构。这一发展对于无线基站尤为有利,主要体现在以下几点:降低基站成本、体积、复杂度和功耗,更重要的是可以支持各种不同的调制方式和协议。 但这种高性能收发机对应用其中的模数转换器(ADC)的性能提出了严苛的要求。对于该系统所覆盖的分辨率和采样率范围,基于开关电容电路(SC)的流水线结构模数转换器是最佳选择。本文着重设计了一款适应于无线蜂窝基站应用的具备高速高精度以及高无杂散动态范围(SFDR)的流水线模数转换器。该模数转换器具备14比特分辨率和100兆采样/秒转换速率。文章首先简要介绍了ADC的应用环境及发展现状;之后从系统角度,讨论了高速高精度流水线模数转换器的基本架构,分析了各种电路非理想因素并提出了一种数字后台校准算法以减小转换中的非线性;接着从电路实现的角度,详细阐述了关键模块电路的分析和设计,如改进型的栅压自举(bootstrap)采样开关、增益自举(gainboosting)两级密勒补偿运算放大器、高速低回踢噪声比较器、低抖动时钟电路等;在本文最后,介绍了版图设计,测试方法及测试结果。 本文中所设计的ADC采用SMIC的0.18μm单层多晶六层金属的CMOS工艺实现,芯片核心面积为7.16mm2,在1.8伏电源电压下核心功耗为220mW(不包括数字输出驱动缓冲器)。测试结果显示,数字后台校准,该ADC的微分非线性度和积分非线性度分别为+0.18/-0.18LSB和+1.1/-0.6LSB,达到14比特线性度。在100兆采样率下,该ADC对8.1兆赫兹的输入信号频率,可以达到75.1dB的无杂散动态范围(SFDR)和66.1dB的信号噪声失真比(SNDR);对502.8兆赫兹的输入信号频率,可以达到74.5dB的无杂散动态范围和61.5dB的信号噪声失真比。

低功耗连续时间ΔΣ调制器关键技术研究与设计

这是一篇关于模数转换器,连续时间ΔΣ调制器,SAR量化器,噪声耦合的论文, 主要内容为随着现代生活数字化深入发展,各类物联网产品涌入市场。对于物联网消费者硬件产品,模数转换器是其重要组成部分。为了满足高精准度长续航时间的应用要求,模数转换器需要实现高精度低功耗的性能指标。基于过采样和噪声整形技术相结合的连续时间ΔΣ调制器具有高精度、易驱动以及内在抗混叠等优点,成为了目前该领域广泛采用的架构。本文对各类不同结构的模数转换器性能特点进行了对比,考虑到高精度低功耗的设计要求,选取了SAR辅助的连续时间ΔΣ调制器作为研究对象。基于理论分析,进行了行为级建模,验证了噪声耦合技术对性能的提升效果以及非理想性对输出频谱的影响。针对高精度下的低功耗设计要求,给出了具体电路设计方案,版图设计和仿真结果。本文围绕连续时间ΔΣ调制器中电路设计的关键技术展开分析与讨论,包括低功耗系统架构设计,低功耗高精度噪声耦合环路设计。为实现高精度ΔΣ调制器的低功耗设计,从系统上考虑采用SAR量化器代替Flash量化器,设计了三阶ΔΣ环路和二阶噪声耦合,整体系统实现了五阶噪声整形效果,有效抑制了带内噪声,提高了调制器精度。同时,噪声耦合环路为实现低功耗要求,设计复用环路滤波器第三级Gm-C结构积分器,提高了功率效率。此外,通过SAR量化器内嵌环路延时补偿,有效降低了功耗。本文在180 nm CMOS工艺下实现了一个SAR辅助的连续时间ΔΣ调制器,采样频率为20MHz,带宽为625k Hz,输入频率为81.787k Hz,幅度为1.8V的正弦信号时,输出信号SNDR为86.07 d B,SFDR为99.65 d B,消耗4.45 m W,Fo M值为167.54 d B,核心电路面积为800μm×550μm。

一种采用新型失配校准算法的高速高精度时间交织模数转换器设计

这是一篇关于模数转换器,流水线,时间交织,通道间失配,失配校准的论文, 主要内容为随着集成电路制造工业水平的发展,数字信号处理的速度飞速提高,模数转换器(Analog to Digital Converter,ADC)作为连接模拟世界与数字世界的桥梁,其采样速率以及精度的要求被不断提高。高速高精度ADC具有重要的战略意义,在高端军用以及民用设备中需求极大,是芯片中的稀缺品。国内在高速高精度ADC研究上起步较晚,与国际领先水平差距较大,与此同时关键技术又遭到美国封锁,此领域的研究具有重要意义。时间交织是实现高速高精度的常用架构,能通过通道数量的堆叠实现ADC采样速率的成倍增加,在单通道ADC的选择上,流水线ADC能在较高的采样速率下保持高精度,本文将系统研究时间交织流水线ADC的关键技术。本文基于40 nm CMOS工艺,设计并实现了一款12bit 1GSps 4通道时间交织流水线ADC。本文首先对流水线ADC关键技术进行研究,阐述了流水线ADC的基本架构以及原理,确定了结合级间增益校准技术的单级3-bit的SHA-less架构的流水线ADC架构,而后分析并设计了单个流水线级的采样保持电路、Sub-ADC以及MDAC。随后本文对时间交织ADC的关键技术进行了研究,阐述了时间交织结构的基本原理,研究并设计了用分频器产生4相时钟的时钟控制方式,详细介绍了失调失配、增益失配以及采样时刻失配这三种主要的失配方式,计算推导出了这三类失配分别在频域上的影响,分析了各类校准技术优缺点后,提出了实现方便的累加平均提取失配值并直接在输出端消除的后台校准算法,而针对提取以及补偿的方式都更为复杂的采样时刻失配校准,本文选取了数字域提取、模拟域补偿的后台校准算法进行实现并改进。本设计单通道流水线ADC前仿结果为:SNDR为81.8 dB,SFDR为91.8 dB,提取前四级寄生的后仿结果为:SNDR为74.6 dB,SFDR为77.2 dB。12bit 1GSps4通道时间交织流水线ADC模拟电路部份经前仿验证性能良好,其前仿SNDR为81.2 dB,SFDR为91.2 dB。针对失配校准的校准技术经仿真验证能有效抑制失配带来的杂波,分别来看,失调失配校准前后性能可提升31.4 dB,增益失配校准前后性能可提升34.4 dB,采样时刻失配校准前后性能可提升20.3 dB。此外,经本设计优化后的采样时刻失配校准算法相对传统方法收敛更快、精度更准。