流水线ADC数字后台校正算法的设计研究
这是一篇关于流水线ADC,电容元件失配,数字后台校正,动态元件匹配,DAC噪声消除的论文, 主要内容为随着视频处理、音频处理和无线通信产业的迅猛发展,高速高精度的模数转换器(ADC)得到了广泛应用,而流水线模数转换器以其较高的分辨率和较高的速度更是得到青睐。伴随着数字芯片依摩尔定律的不断发展,流水线ADC性能的提高极大程度的依赖于数字电路的改进,如比较器失调电压误差、放大器增益误差和电容失配误差都可以通过数字校正电路进行校正。本文主要对流水线ADC子ADC(Sub-ADC)的比较器失调电压误差、子DAC(Sub-DAC)的电容失配误差和放大器的增益误差进行详细分析,并给出了其误差来源和对转换电路输出结果的影响。上面三种误差对系统性能的影响会随着级数的增加而逐级减少,所以电路中的第一级结构尤为重要。基于1.5位每级流水线结构,本文研究解决了2.5位每级的结构,这样的结构选择更适合于高精度流水线ADC架构,这样的结构设计也可以大大减小电路设计的复杂度,节省生产成本和设计时间。2.5位每级子ADC的误差可以达到1/8Vref,误差小于1/8Vref时其误差可通过校正电路进行校正。本文应用Matlab中的Simulink对理想的12位流水线ADC进行分析,误差模型中级间增益误差为2%、电容失配误差为0.1%,从仿真结果可以看出电容失配误差对流水线性能的影响非常突出,甚至是决定流水线ADC性能的关键因素。基于电容失配误差的重要性,本文特别针对电容元件失配误差给出了一种新型校正算法。基于对流水线ADC中多位DAC电容元件失配的分析和研究,本文采用了一种全数字后台校正技术,此技术不需要中断正常的模数转换过程,通过对每级全并行(Flash)ADC的数字输出进行重新编码,使得DAC噪声被整形为白噪声,提高其无杂波动态范围(SFDR);然后再通过DAC噪声消除技术,使得DAC噪声从信号带内被消除。针对这种数字后台校正算法,使用Matlab中Simulink进行建模与仿真。仿真结果表明,当输入信号为-5dB&6.25MHz,采样频率为100MHz时,理想情况下流水线ADC的信噪失真比(SNDR)为72dB,SFDR为86dB,精度为12位。但是由于DAC中电容元件失配,SNDR和SFDR只能达到59dB和68dB,有效精度降至10位左右,远远不能达到实际应用所需的性能要求。通过对前三级采用动态元件匹配(DEM)技术和DAC噪声消除(DNC)技术进行数字校正,SNDR可提高至71dB,而SFDR可达到85.9dB,有效精度可以提高至12位,满足实际应用时的性能要求。通过设计结果分析可知,所讨论的数字后台校正技术使得流水线ADC的SFDR指标和SNDR指标都得到了很大的改善,同时使得流水线ADC中模拟电路部分的设计以及工艺元器件的精度要求较为宽松,极大地缩短了模拟设计部分的设计周期,降低了模拟部分的功耗和面积。
13-bit 200MS/s Pipelined ADC关键技术研究与设计
这是一篇关于流水线ADC,输入缓冲器,新型自举开关,增益提升,冗余校正的论文, 主要内容为随着数字世界在人们生活中不断渗透,更高性能的流水线ADC需求也在日益攀升,常常应用于高清图像采集、高灵敏度检测系统中。流水线ADC对于整个信号处理系统来说有着至关重要的作用,它需要对模拟前端放大的信号进行精准量化,以供后级数字处理单元进行下一步的信号处理。因此研究和改善传统型流水线ADC的电路,实现高速高精度流水线ADC具有极其重要的意义。本文首先对ADC系统的基本工作原理进行讨论,通过奈奎斯特式ADC和过采样式ADC的大类辨析,着重对与本文课题流水线ADC紧密相关的快闪式ADC和流水线式ADC架构进行探讨,具体内容从基本构成、工作过程到性能缺陷。同时根据分析给出了当前一些流水线ADC的技术改进,其中包括各级位数选取以及冗余矫正技术。其次,研究了流水线ADC架构的选取、采样保持开关的分析、孔径误差对于电路影响以及冗余校正技术,同时对MDAC电路中的运算放大器指标要求进行量化分析,并且介绍了子ADC电路非理想因素导致的误差种类,并且对比较器的结构选取进行简要描述,为流水线ADC设计工作提供理论支持。本文基于TSMC 180nm CMOS工艺设计并实现了一种13位200MS/s的流水线ADC。在前端采样电路中选取改进后的SHA＿less输入缓冲器设计,通过漏端电压自举和前馈支路来大大提高输入缓冲器的线性度。同时提出改进的单电容电荷泵自举开关通过自举电容预充电、主开关管源衬相连,从而使主开关管工作时,以保证恒定的栅源、源衬电压,有效消除了其导通电阻的非线性;自举电容采用二极管接法单电容电荷泵进行充放电控制,减少电荷泄露,提高了开关的速度和线性度。构建首级3.5位、中间级2.5位MDAC电路系统架构,从运算放大器的指标确定到结构组合,最终设计出带有增益提升技术的两级运算放大器,在实现高增益、高带宽的同时也实现了宽输出摆幅。设计出可以产生两相不交叠时钟以及下降沿提前时钟的电路,同时在子ADC中选取了带有前置放大器和动态锁存器的电流型比较器设计,满足了高速低失调的比较要求。最后通过版图探究完成了该系统的版图设计工作,同时对流水线ADC系统进行仿真验证。本文所设计的13位200MS/s流水线ADC核心部分版图面积为2.28×0.87mm2,ADC核心部分的功耗约为284mW。其前仿真结果表明,在输入信号频率设置为3.71M时,整体流水线ADC的SFDR为78.52dB,SNDR为72.64dB;在输入信号频率升高至97.46M时,整体流水线ADC的SFDR为73.26dB,SNDR为67.83dB。通过流水线ADC版图设计和寄生参数提取导入,得到其后仿真结果。在输入信号频率设置为3.71M时,整体流水线ADC的SFDR为73.17dB,SNDR为67.34dB;在输入信号频率升高至97.46M时,整体流水线ADC的SFDR为67.48dB,SNDR为63.59dB。综上仿真结果表明在采样率为200MS/s,本文设计的流水线ADC的有效位数不小于10it,满足设计要求,同时本文提出的相关技术改进的可行性得以验证。
13-bit 200MS/s Pipelined ADC关键技术研究与设计
这是一篇关于流水线ADC,输入缓冲器,新型自举开关,增益提升,冗余校正的论文, 主要内容为随着数字世界在人们生活中不断渗透,更高性能的流水线ADC需求也在日益攀升,常常应用于高清图像采集、高灵敏度检测系统中。流水线ADC对于整个信号处理系统来说有着至关重要的作用,它需要对模拟前端放大的信号进行精准量化,以供后级数字处理单元进行下一步的信号处理。因此研究和改善传统型流水线ADC的电路,实现高速高精度流水线ADC具有极其重要的意义。本文首先对ADC系统的基本工作原理进行讨论,通过奈奎斯特式ADC和过采样式ADC的大类辨析,着重对与本文课题流水线ADC紧密相关的快闪式ADC和流水线式ADC架构进行探讨,具体内容从基本构成、工作过程到性能缺陷。同时根据分析给出了当前一些流水线ADC的技术改进,其中包括各级位数选取以及冗余矫正技术。其次,研究了流水线ADC架构的选取、采样保持开关的分析、孔径误差对于电路影响以及冗余校正技术,同时对MDAC电路中的运算放大器指标要求进行量化分析,并且介绍了子ADC电路非理想因素导致的误差种类,并且对比较器的结构选取进行简要描述,为流水线ADC设计工作提供理论支持。本文基于TSMC 180nm CMOS工艺设计并实现了一种13位200MS/s的流水线ADC。在前端采样电路中选取改进后的SHA＿less输入缓冲器设计,通过漏端电压自举和前馈支路来大大提高输入缓冲器的线性度。同时提出改进的单电容电荷泵自举开关通过自举电容预充电、主开关管源衬相连,从而使主开关管工作时,以保证恒定的栅源、源衬电压,有效消除了其导通电阻的非线性;自举电容采用二极管接法单电容电荷泵进行充放电控制,减少电荷泄露,提高了开关的速度和线性度。构建首级3.5位、中间级2.5位MDAC电路系统架构,从运算放大器的指标确定到结构组合,最终设计出带有增益提升技术的两级运算放大器,在实现高增益、高带宽的同时也实现了宽输出摆幅。设计出可以产生两相不交叠时钟以及下降沿提前时钟的电路,同时在子ADC中选取了带有前置放大器和动态锁存器的电流型比较器设计,满足了高速低失调的比较要求。最后通过版图探究完成了该系统的版图设计工作,同时对流水线ADC系统进行仿真验证。本文所设计的13位200MS/s流水线ADC核心部分版图面积为2.28×0.87mm2,ADC核心部分的功耗约为284mW。其前仿真结果表明,在输入信号频率设置为3.71M时,整体流水线ADC的SFDR为78.52dB,SNDR为72.64dB;在输入信号频率升高至97.46M时,整体流水线ADC的SFDR为73.26dB,SNDR为67.83dB。通过流水线ADC版图设计和寄生参数提取导入,得到其后仿真结果。在输入信号频率设置为3.71M时,整体流水线ADC的SFDR为73.17dB,SNDR为67.34dB;在输入信号频率升高至97.46M时,整体流水线ADC的SFDR为67.48dB,SNDR为63.59dB。综上仿真结果表明在采样率为200MS/s,本文设计的流水线ADC的有效位数不小于10it,满足设计要求,同时本文提出的相关技术改进的可行性得以验证。
一种低功耗高速高精度Pipelined ADC设计
这是一篇关于流水线ADC,无采样保持电路,伪随机噪声,后台数字校准算法的论文, 主要内容为随着集成电路技术和计算机技术的高速发展,信息处理方式越来越趋于数字化。作为连接模拟系统和数字系统的关键器件,模数转换器(Analog to Digital Converter,ADC)一直是集成电路领域的研究热点。相比于其他类型的模数转换器,流水线型模数转换器因其能够很好的兼顾速度、精度、功耗和面积而成为无线通信和高清数字媒体等领域应用的主流架构。尤其近年来5G通信技术和超高清数字媒体的兴起更是推动着流水线ADC朝着低功耗、高速、高精度的方向发展。而且,随着数字电路的崛起,越来越多的流水线ADC都配以数字校准技术来纠正模拟电路非理想因素带来的误差。本文针对低功耗高速高精度流水线ADC的关键电路模块进行了研究与设计。基于40nm CMOS工艺设计实现了一款应用于通信领域的12bit250MSps流水线型模数转换器。考虑到功耗原因,本设计采用无采样保持电路(SHA-less)结构,并且流水线子级的尺寸逐级递减。本文详细介绍了流水线ADC的工作原理,主要误差来源及解决措施,并且对关键的电路模块进行了系统的阐述。除此之外,本文还介绍了一种基于伪随机噪声(Pseudo-random Noise,PN)注入的后台数字校准技术,该校准技术可以自适应地校准级间增益,有效的提高ADC的精度。而且,该校准技术全片上集成,能够实时跟踪校准,具有很好的稳定性。最终,本设计采用12级流水线结构,其中前11级电路结构相同,均为3bit/级,最后一级为3bit Flash结构。芯片总面积为1310μm×510μm,其中模拟部分的面积为950μm×510μm,数字部分的面积为360μm×510μm。仿真结果显示,在采样频率为250MHz,输入信号频率86MHz,满摆幅1.2V,电源电压1.1V的条件下,经过校准的前仿真结果:SNDR为72.15dB,SFDR为89.85dB;版图后仿真结果:SNDR为72.76dB,SFDR为81.31dB。ADC总功耗为150mW,其中模拟部分功耗为140mW,数字部分功耗为10mW,优值为0.18pJ/step。
流水线ADC数字后台校正算法的设计研究
这是一篇关于流水线ADC,电容元件失配,数字后台校正,动态元件匹配,DAC噪声消除的论文, 主要内容为随着视频处理、音频处理和无线通信产业的迅猛发展,高速高精度的模数转换器(ADC)得到了广泛应用,而流水线模数转换器以其较高的分辨率和较高的速度更是得到青睐。伴随着数字芯片依摩尔定律的不断发展,流水线ADC性能的提高极大程度的依赖于数字电路的改进,如比较器失调电压误差、放大器增益误差和电容失配误差都可以通过数字校正电路进行校正。本文主要对流水线ADC子ADC(Sub-ADC)的比较器失调电压误差、子DAC(Sub-DAC)的电容失配误差和放大器的增益误差进行详细分析,并给出了其误差来源和对转换电路输出结果的影响。上面三种误差对系统性能的影响会随着级数的增加而逐级减少,所以电路中的第一级结构尤为重要。基于1.5位每级流水线结构,本文研究解决了2.5位每级的结构,这样的结构选择更适合于高精度流水线ADC架构,这样的结构设计也可以大大减小电路设计的复杂度,节省生产成本和设计时间。2.5位每级子ADC的误差可以达到1/8Vref,误差小于1/8Vref时其误差可通过校正电路进行校正。本文应用Matlab中的Simulink对理想的12位流水线ADC进行分析,误差模型中级间增益误差为2%、电容失配误差为0.1%,从仿真结果可以看出电容失配误差对流水线性能的影响非常突出,甚至是决定流水线ADC性能的关键因素。基于电容失配误差的重要性,本文特别针对电容元件失配误差给出了一种新型校正算法。基于对流水线ADC中多位DAC电容元件失配的分析和研究,本文采用了一种全数字后台校正技术,此技术不需要中断正常的模数转换过程,通过对每级全并行(Flash)ADC的数字输出进行重新编码,使得DAC噪声被整形为白噪声,提高其无杂波动态范围(SFDR);然后再通过DAC噪声消除技术,使得DAC噪声从信号带内被消除。针对这种数字后台校正算法,使用Matlab中Simulink进行建模与仿真。仿真结果表明,当输入信号为-5dB&6.25MHz,采样频率为100MHz时,理想情况下流水线ADC的信噪失真比(SNDR)为72dB,SFDR为86dB,精度为12位。但是由于DAC中电容元件失配,SNDR和SFDR只能达到59dB和68dB,有效精度降至10位左右,远远不能达到实际应用所需的性能要求。通过对前三级采用动态元件匹配(DEM)技术和DAC噪声消除(DNC)技术进行数字校正,SNDR可提高至71dB,而SFDR可达到85.9dB,有效精度可以提高至12位,满足实际应用时的性能要求。通过设计结果分析可知,所讨论的数字后台校正技术使得流水线ADC的SFDR指标和SNDR指标都得到了很大的改善,同时使得流水线ADC中模拟电路部分的设计以及工艺元器件的精度要求较为宽松,极大地缩短了模拟设计部分的设计周期,降低了模拟部分的功耗和面积。
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